今年4月29日，在2025英特尔代工大会（Intel Foundry Direct Connect）上，英特尔正式公布了其最新一代的Intel 18A制程的相关信息，而2025 VLSI超大规模集成电路研讨会最新披露的资料，进一步展示了关于Intel 18A 的更多细节。
Intel 18A采用了RibbonFET 环绕栅极晶体管(GAA) 技术，相比此前的 FinFET 技术实现重大飞跃，不仅改进了栅极静电，单位封装的宽度更高，单位封装的寄生电容也更小，灵活性也更高。
同时，Intel 18A还率先采用了业界首创的 PowerVia 背面供电技术，可将密度和单元利用率提高 5% 至 10%，并降低电阻导致的供电下降，从而使 ISO（“绝缘体上硅”，Insulator on Silicon）功率性能提高 4%，与非背面供电设计相比，固有电阻 (IR) 下降大大降低。
具体来说，Intel 18A面向高性能计算进行优化，不仅可以支持低电压（＜0.65V），还可支持高电压（大于1.1V），电压越高则主频、性能和功耗则越高。与Intel 3 相比，在相同功耗水平下，Intel 18A性能可提高18%-25%；在相同频率下，Intel 18A功耗可降低36%-38%。这主要得益于其RibbonFET 晶体管、背面供电、前端互联改进、流程/设计协同优化的加持。
从芯片的面积缩放和利用率来看，以标准的Arm核心为例，Intel 18A相比Intel 3 带来了最高39%的密度提升（平均约30%），同时利用率相比Intel 3也提升了约6.5个百分点。另外，得益于背面供电技术的加入，将会使得单元能源利用率提高 8-10%，并将最坏情况下的固有电阻 (IR) 下降降低了 10 倍。
Intel 18A作为完全集成背面供电技术的制程节点，虽然此举使得其M0/M2最小间距为32nm (大于典型的25nm) ，但是这也使得其可以直接利用EUV一次打印图案，而原有的典型方案则需要多道图案化，因此Intel 18A可以进一步降低工序成本。总结来说，通过DTCO（面向版图优化的设计工艺协同）优化的Intel 18A的单元库和金属层可实现设计密度的提升和易用性，并降低背面供电技术实现的工艺复杂度和成本。
Intel 18A还改善了互连RC（电阻和电容组成的电路结构）并降低通孔电阻，相比Intel 3制程，在M0/M3/M6层的标准互联通孔电阻分别降低了24%、30%和49%，M40-M42则降低了12%，M80-M84也降低了13%。
lntel 18A金属堆叠提供了前端互连堆栈选项：17ML主要针对成本进行了优化；21ML 针对性能和成本平衡；22ML或以上主要针对性能优化。M0-M4都支持直接使用EUV打印。背面供电网络总共有6层金属层（包括顶部金属），针对功率、机械强度和热再分配进行了优化。
根据英特尔的说法，Intel 18A目前已经进入了风险试产（in risk production），即将于今年年底实现大规模量产，将由其Panther Lake客户端处理器和Clearwater Forest服务器处理器首发采用。
在外部客户方面，虽然此前有报道称，英特尔正在与NVIDIA、博通、法拉第科技、IBM和其他几个合作伙伴合作，基于Intel 18A制程的芯片样品已经在与合作伙伴那里进行测试验证。但是，英特尔财务总监戴维·津斯纳 (David Zinsner)在今年5月中旬的摩根大通全球技术、媒体和通信会议上表示，该公司计划利用即将推出的制程技术（应该是指Intel 18A）为外部客户代工制造芯片，但目前“还不具规模”（not significant）。